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顏郁潔

尋找職缺:


專業技能

Skill 內容 專案&經歷
Verilog Design : ASIC、FPGA Cell Base Flow:
RTL Simulation(VCS、Verdi)、Design Compiler、APR(Innovus)、DRC/LVS/LVE、XA分析(數位)、TAPE OUT 碩論: 應用於最大切割問題之局部多次運算數位退火晶片設計 FPGA專案:
  1. 設計小遊戲 (5關闖關 迷宮)
  2. 嵌入式系統—自動化的演唱會售票系統(硬體協同設計) 3. FIR濾波器電路設計與分析 4. 2D DCT電路設計與分析 課程:完成TSRI教育訓練: 1. Verilog
  3. Logic Synthesis with Design Compiler 3. Cell-Based IC Physical Design and Verification with Innovus 4. Post Layout Simulation and Verification with CustomSim IC Contest (Cell Base) 研究所組 | | Python | Framwork: Tensorflow,Keras 1. 模擬硬體行為與結果 2. 利用python達到自動化 | AI專案 : 1. X光肺部影像辨識 2. Pattern Recognition-Skin Cancer 應用於最佳化量子退火計畫 | | Matlab: | 1.分析、處理資料 2.模擬硬體行為與結果 | AI專案: Flower Recognition 應用於最佳化量子退火計畫 | | Hspice | 電路模擬
    可調整gain的放大器、除頻器、故障警告電路 | IC Contest(Full Custom) 大學組 |

工作經驗

特殊經驗

作品集

其他