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數位ic設計
數位ic驗證
我是顏郁潔,個性活潑樂觀、熱愛學習、勇於挑戰新事物,在大學時為系學會活動長,因開朗、好相處、善於傾聽的個性讓我容易與他人進行交流、共同討論籌劃項目(曾經為擔任"12系聖誕聯合舞會"總召);在面對專案、報告時,會主動積極的去完成他,而在面對問題時會耐心的處理、探討問題。
就讀長庚大學電子所,研究數位IC領域(論文題目:應用於最大切割問題之局部多次運算數位退火晶片設計),專精於ASIC晶片。擅長Verilog,透過專案、參加Cell based競賽,提升設計電路能力、累積經驗、培養仔細耐心處理問題的能力 ; 透過TSRI教育訓練、tapeout,更加熟悉Cell based flows以及改善設計電路的技巧。
經常使用python、matlab來做自動化、深度學習專案、硬體模擬、資料前處理等等。
曾經參加過資策會AIGO教練聯盟,學習跨領域間的合作與溝通、提升自己的軟實力以及思想。
最後,期許自己能找到適合自己的工作、學以致用、帶給公司、團隊更好的效益。
Skill | 內容 | 專案&經歷 |
---|---|---|
Verilog | Design : ASIC、FPGA Cell Base Flow: | |
RTL Simulation(VCS、Verdi)、Design Compiler、APR(Innovus)、DRC/LVS/LVE、XA分析(數位)、TAPE OUT | 碩論: 應用於最大切割問題之局部多次運算數位退火晶片設計 FPGA專案: |
2023/9~今
-數位IC工程師2022/3
(大學部組-cell base初賽)2021/7~2022/2
2021/4~
2020/3
(大學部組-full custom初賽)